(Электронные компоненты) 5V927PGGI8

Атрибуты продукта

Документы и СМИ

Экологические и экспортные классификации

Дополнительные ресурсы

информация о продукте
24-битный цифровой процессор сигналов

Motorola DSP56307, член семейства программируемых цифровых сигнальных процессоров (DSP) DSP56300, поддерживает приложения беспроводной инфраструктуры с общими операциями фильтрации.Встроенный сопроцессор расширенного фильтра (EFCOP) обрабатывает алгоритмы фильтрации параллельно с работой ядра, тем самым повышая общую производительность и эффективность DSP.Как и другие члены семейства, DSP56307 использует высокопроизводительный механизм обработки одного такта на команду (совместимый по коду с популярным семейством ядер Motorola DSP56000), барабанный сдвиг, 24-битную адресацию, кэш инструкций и контроллер прямого доступа к памяти, как показано на рисунке 1. DSP56307 обеспечивает производительность 100 миллионов инструкций (MIPS) в секунду, используя внутреннюю тактовую частоту 100 МГц с ядром 2,5 В и независимым входным/выходным напряжением 3,3 В.

Обзор
Используя столбчатую архитектуру ASMBL (Advanced Silicon Modular Block) второго поколения, XC5VLX330T-3FFG1738I содержит пять различных платформ (подсемейств), что является наибольшим выбором среди всех семейств FPGA.Каждая платформа содержит различное соотношение функций для удовлетворения потребностей широкого спектра передовых логических проектов.В дополнение к самой современной и высокопроизводительной логической матрице FPGA XC5VLX330T-3FFG1738I содержат множество блоков системного уровня с жестким IP, включая мощные 36-Кбитные блочные RAM/FIFO, срезы DSP второго поколения 25 x 18, технологию Select IO со встроенными в импедансе с цифровым управлением, блоках интерфейса синхронизации источника Chip Sync, функциях системного монитора,

ФУНКЦИИ
Высокопроизводительное ядро ​​DSP56300
● 100 миллионов инструкций в секунду (MIPS) с тактовой частотой 100 МГц при напряжении ядра 2,5 В и 3,3 В/В.
● Объектный код, совместимый с ядром DSP56000.
● Высокопараллельный набор команд.
● Арифметико-логический блок данных (АЛУ).
- Полностью конвейерный 24 x 24-битный параллельный умножитель-аккумулятор
- 56-битный параллельный сдвиг (быстрый сдвиг и нормализация; генерация и анализ битового потока)
- Условные инструкции ALU
- Поддержка 24-битной или 16-битной арифметики под управлением программного обеспечения.
● Блок программного управления (PCU)
- Поддержка независимого от позиции кода (PIC)
- Режимы адресации, оптимизированные для приложений DSP (включая немедленные смещения)
- Встроенный контроллер кэша инструкций.
- Встроенный аппаратный стек с возможностью расширения памяти
- Вложенные аппаратные циклы DO.
- Быстрые прерывания с автоматическим возвратом
● Прямой доступ к памяти (DMA).
- Шесть каналов DMA, поддерживающих внутренний и внешний доступ
- Одно-, двух- и трехмерные передачи (включая циклическую буферизацию)
- Прерывания по завершению передачи блоков
- Запуск от линий прерываний и всей периферии
● Фазовая автоподстройка частоты (ФАПЧ).
- Позволяет изменять коэффициент деления малой мощности (DF) без потери блокировки.
- Выходная тактовая частота с устранением перекосов
● Поддержка отладки оборудования.
- Модуль встроенной эмуляции (на CE)
- Совместная группа тестовых действий (JTAG) и порт доступа к тестированию (TAP)
- Режим трассировки адреса отражает доступ к внутренней памяти программы на внешнем порту.