order_bg

продукты

Новые оригинальные XC18V04VQG44C точечные запасы FPGA, программируемая вентильная матрица, логические микросхемы, интегральные схемы

Краткое описание:


Информация о продукте

Теги продукта

Атрибуты продукта

ТИП ОПИСАНИЕ
Категория Интегральные схемы (ИС)

Память

Променады конфигурации для FPGA

Производитель AMD Ксилинкс
Ряд -
Упаковка Поднос
Статус продукта Устаревший
Программируемый тип В системном программировании
Объем памяти 4Мб
Напряжение – Питание 3 В ~ 3,6 В
Рабочая Температура 0°С ~ 70°С
Тип монтажа Поверхностный монтаж
Пакет/кейс 44-TQFP
Пакет устройств поставщика 44-ВКФП (10×10)
Базовый номер продукта ХС18В04

Документы и СМИ

ТИП РЕСУРСА СВЯЗЬ
Таблицы данных Серия XC18V00
Экологическая информация Сертификат Xiliinx RoHS

Сертификат Xilinx REACH211

Устаревание PCN/ прекращение эксплуатации Несколько устройств 01 июня 2015 г.

Mult Device EOL, ред. 3, 9 мая 2016 г.

Конец жизни 10 января 2022 г.

Изменение статуса детали PCN Детали возобновлены 25 апреля 2016 г.
HTML-таблица данных Серия XC18V00

Экологические и экспортные классификации

АТРИБУТ ОПИСАНИЕ
Статус RoHS Соответствует ROHS3
Уровень чувствительности к влаге (MSL) 3 (168 часов)
Статус REACH REACH не затронут
ECCN 3A991B1B1
ХТСУС 8542.32.0071

Дополнительные ресурсы

АТРИБУТ ОПИСАНИЕ
Стандартный пакет 160

Xilinx Memory — программы настройки для FPGA

Компания Xilinx представляет серию программируемых ПЗУ внутрисистемной конфигурации XC18V00 (рис. 1).Устройства в этом семействе 3,3 В включают 4-мегабитный, 2-мегабитный, 1-мегабитный и 512-килобитный PROM, которые обеспечивают простой в использовании и экономичный метод перепрограммирования и хранения битовых потоков конфигурации Xilinx FPGA.

Когда FPGA находится в режиме Master Serial, она генерирует тактовый сигнал конфигурации, который управляет PROM.Через короткое время доступа после включения CE и OE данные доступны на выводе PROM DATA (D0), который подключен к выводу DIN FPGA.Новые данные доступны через короткое время доступа после каждого нарастающего фронта тактовой частоты.FPGA генерирует необходимое количество тактовых импульсов для завершения настройки.Когда FPGA находится в режиме подчиненного последовательного интерфейса, PROM и FPGA синхронизируются внешними часами.

Когда FPGA находится в режиме Master Select MAP, FPGA генерирует тактовый сигнал конфигурации, который управляет PROM.Когда FPGA находится в режиме «Slave Parallel» или «Slave Select MAP», внешний генератор генерирует тактовую частоту конфигурации, которая управляет PROM и FPGA.После включения CE и OE данные доступны на контактах DATA (D0-D7) PROM.Новые данные доступны через короткое время доступа после каждого нарастающего фронта тактовой частоты.Данные синхронизируются в FPGA по следующему фронту сигнала CCLK.Автономный генератор можно использовать в режимах «Slave Parallel» или «Slave Select MAP».

Несколько устройств можно объединить каскадно, используя выход CEO для управления входом CE следующего устройства.Тактовые входы и выходы DATA всех PROM в этой цепочке соединены между собой.Все устройства совместимы и могут быть каскадно соединены с другими членами семейства или с семейством одноразово программируемых последовательных PROM XC17V00.


  • Предыдущий:
  • Следующий:

  • Напишите здесь свое сообщение и отправьте его нам